（原标题：困住英伟达的封装本领？台积电详解CoWoS-LDSC第一季高清，分享芯片畴昔）

如若您但愿不错频频碰头，接待标星保藏哦~

编者按

以下本色王人是来自台积电推断本领东说念主员在ISSCC 2023上的论文或者发表的演讲。其中前半部分证明了台积电本年的新本领CoWoS-L，该本领是英伟达最新GPU上继承的要津本领。

早前曾有新闻指出，因为这项本领的良率低，影响了英伟达的新址品进程。但临了英伟达出来否定了推断传言，并暗意包袱王人归英伟达，由此不错看出这个本领的进击性。

在本文后半部分，咱们分享的《半导体行业的现在与畴昔》来自Kevin Zhang在ISSCC 2023年的演讲。但愿这些费力大致给民众提供参考。

以下为著作正文：

片上基板（CoWoS：Chip-on-wafer-on-substrate）是一种先进的封装本领，用于制造高性能计较（HPC）和东说念主工智能（AI）组件。算作一种高端系统级封装（SiP）搞定决策，与传统的多芯片模块（MCM）比拟，它能在紧凑的平面图内以并列样式达成多芯片集成。要在封装中容纳更多的有源电路和晶体管，以提高 SIP系统的性能，扩大interposer 面积是要津身分之一。通过四掩模拼接本领，基于 Si interposer 的 CoWoS-S 已设备出 2500 平方毫米的interposer 面积。然而，前所未有的interposer 面积给产量和制造带来了要紧挑战。若何克服interposer尺寸的礼貌变得相等进击。

在前半部分中，咱们先容了 CoWoS 系列中的一种新架构 CoWoS-L，以搞定大型interposer颓势导致的良率蚀本问题。CoWoS-L 的interposer 层包括多个土产货硅互连 (LSI) 芯片和全局再散播层 (RDL)，形成一个重组interposer 层 (RI)，以取代 CoWoS-S 中的单片硅interposer 层。LSI chiplet 袭取了硅interposer 的扫数诱东说念主特色，保留了亚微米级铜互连、硅通孔 (TSV) 和镶嵌式深沟电容器 (eDTC)，以确保邃密的系统性能，同期幸免了与一个大型硅interposer 推断的问题，如良率蚀本。此外，在 RI 中还引入了穿绝缘体通孔 (TIV) 算作垂直互连，以提供比 TSV 更低的插入损耗旅途。CoWoS-L 继承 3 倍reticle size（约 2500 平方毫米）的插接器，搭载多个 SoC/芯片模组和 8 个 HBM，已顺利进行了演示。讲演了电气特色和元件级可靠性。雄厚的可靠性驱散和出色的电气性能标明，CoWoS-L 架构将延续 CoWoS-S 的扩张势头，以得志畴昔面向高性能计较和东说念主工智能深度学习的 2.5D SiP 系统的需求。

一、简介

频年来，东说念主工智能（AI）以前所未有的速率愉快发展。与深度学习和大数据分析推断的应用越来越多，鼓动了高性能计较系统治宽的加多。在高密度异构集成中，追求高带宽和低信号延伸的互连变得越来越要津。在频年来发展起来的先进封装和 3DIC 本领中，2.5D CoWoS 平台因其特有的大集成面积、高带宽内存（HBM）兼容性以及丰富的无源器件和互连器件采用而被 HPC 和东说念主工智能系统深广继承。

在典型的 CoWoS 工艺中，已知邃密逻辑（KGD） SoC 的顶层芯片和 HBM 通过间距约为 30 至 60 um 的微凸块并列集成在 Si 夹层晶圆上。在继承上述片上晶圆（CoW）工艺之前，在晶圆厂环境顶用多层互连、TSV 和 eDTC 对 Si 中介层进行预成型。然后，字据interposer 尺寸将 CoW 晶圆切割成单个 CoW 模块，并拼装到封装基板上，形成 SiP。在top die和基板之间引入硅interposer 层可达成更细的互连间距和更短的水平旅途，从而确保更好的信号完整性（SI）和电源完整性（PI）。

在前几代 CoWoS 居品中，设备出了双掩模和四掩模光刻拼接本领，可将硅互联器的面积扩大到特地于三个完整reticle size（3 倍或约 2500 平方毫米）。请凝视，本文将一个reticle size界说为 ~830 mm2，即 25.52 mm x 32.52 mm，这是光刻扫描仪的最大可拜访区域。CoWoS-S 是一种基于interposer的 CoWoS 本领，已获取 3 个 SoC/chiplet 芯片和 8 个 HBM 的最高认证。诚然不断增大interposer尺寸仍是下一代 CoWoS 扩张到 4 倍（约 3300 平方毫米）的一种采用，但坐褥率和可靠性方面的挑战也随之而来。光刻工艺的复杂性超出了 4 掩膜拼接的范围，这给插层制造带来了广博的笼统量蚀本。适度不同掩膜场鸿沟的拼接差错亦然一项挑战。

此外，如斯大尺寸的单片硅interposer 层也会带来良率问题，尤其是每个晶圆的总芯片数正急剧着落至3倍以上。因此，将 CoWoS-S 扩张到四倍reticle size（约 3320 平方毫米）或更大，在坐褥和可靠性方面极具挑战性。

在本文中，CoWoS-L 架构被讲授是搞定 CoWoS 封装扩张所带来的坐褥率问题的可行平台。多个基于硅的 LSI 芯片被重组在一个基于模塑化合物的插接器中，以取代单一的硅插接器。这种创新的 RI 结构为 CoWoS-L 带来了很多上风，如无掩模缝合 d 和良率。字据图 1 所示的本领阶梯图，CoWoS-L 的推出将不断保合手 CoWoS 扩张演进的势头，并为充满活力的高性能计较行业带来更多应用。

二、 COWOS-L

CoWoS-L 封装由 3 部分构成，即top die、重组插层（reconstituted interposer ）和基板。图 2 展示了 CoWoS-L 封装的决策。Top die通过细间距微凸块并列粘合在中介层上。中介层在承载扫数top die以形成片上晶圆（CoW：chip-on-wafer）方面证据着进击作用，而 LSI 芯片则是芯片与芯片之间对话最多的部分。中介层的高下两面王人包含一个RDL层，分离用于微凸块和C4凸块布线。由模塑化合物（molding compound）包围的 TIV 提供了从基板到顶层芯片的平直垂直旅途，插入损耗低。临了，将 CoW 芯片粘合到基板上，完成 CoWoS。

图 3 清楚了 CoWoS-L test vehicle 的封装。封装和interposer的尺寸分离为 70mm x 76mm 和 43mm x 58mm。在 CoWoS-L 测试车中，联想了 3 个 SoC/chiplet 芯片和 8 个 HBM 进行结构考据。RI中镶嵌了10多个LSI芯片。

CoWoS-L 是一种 “chip last”拼装，即在top doe堆叠之前进行interposer 制造。图 4(a) 展示了 RI 的工艺经由。最初，在载体晶圆上制造 TIV。在 LSI 芯片和 TIV 之间的罅隙中填充模塑化合物，然后继承 CMP 工艺进行名义平面化。

一个 RDL 层是在interposer 正面制作的，用于将微凸块结合到 TIV 和 LSI 芯片。图 4(b)-(d) 清楚了 CoW 的工艺经由。带有为凸块的top die被粘接到interposer上，然后用底部填充物和模塑化合物进行填充和封装。如图 4(d)所示，在interposer后面还制作了另一个 RDL 层，然后形成 C4。图 4(e)-(f)描写了基片上（oS）工艺经由。与传统的凝胶型热界面材料（TIM：thermal interface material）比拟，盖型封装在盖和 CoW 芯片之间插入了新式薄膜型热界面材料（TIM），具有更好的散热效劳。

图 5 展示了 LSI-1 和 LSI-2 的工艺经由。在制造 LSI-1 时，最初在 300 毫米硅晶片上制造 TSV 和一层单大马士革铜金属 (M1)。然后，用未掺杂硅酸盐玻璃（USG）算作介电层的双大马士革铜形成互聚拢构。在 LSI-1 金属决策中，双大马士革铜工艺提供的最小金属宽度/空间为 0.8/0.8微米，厚度为 2微米。

LSI-2 具有调换的 TSV 结构和 M1 金属决策。制造出 M1 层后，通过半添加工艺 (SAP)，以聚酰亚胺 (PI) 为介质层的铜 RDL 形成互聚拢构。SAP 铜 RDL 的最小宽度/空间为 2/2um，厚度为 2.3um。

临了，在 LSI 的顶部金属上制作铜 Via，算作与 RI 的正面 RDL 的结合。

第一代深沟电容器（eDTC：deep trench capacitor）初次引入 CoWoS 平台，以提高电气性能。在早期设备中，继承第一代 eDTC 的 CoWoS 可将系统功率传输网罗（PDN）阻抗镌汰 93%，第一电压骤降比不继承 eDTC 时镌汰 72%。此外，在 3.2 GHz 频率下，HBM 中 VDDQ 的同期开关噪声（SSN）比莫得 eDTC 时镌汰了 38%。由于 SSN 镌汰了，信号完整性也得到了改善。带有 eDTC 的 CoWoS 平台成心于电源完整性和信号完整性。新一代 eDTC 的电容密度可达 1100 nF/mm2。

CoWoS-L 可提供比 CoWoS-S 更高的电容。CoWoS-L 继承多个 LSI 芯片，姐妹花通过结合扫数 LSI 芯片的电容，不错显耀提高 RI 上 eDTC 的总电容。图 6 清楚了 CoWoS-S 和 CoWoS-L 最大 eDTC 电容的比较。

三、电气性能和可靠性测试

图 7 清楚了新一代 eDTC 的电容密度。电压应力后的电容密度约为 1100 nF/mm2，是第一代 eDTC 的 3 倍，是 MiM 电容器的 50 多倍。集成在 LSI 芯片中的 eDTC 的出色电气特色为 CoWoS-L 带来了出色的 SI 和 PI 性能。

CoWoS-L 提供两种 LSI 芯片：LSI-1 和 LSI-2，主要区别在于互连金属决策。为了辩论两种金属决策的基本电气特色，咱们联想了开尔文结构。图 8 清楚了两种金属决策最小宽度时的电阻。

LSI 芯片在 HBM 和 SoC 之间进行芯片间通讯。LSI 互连的信号完整性关于驻扎高速传输过程中的数据失真至关进击。图 10 清楚了 LSI-1 和 LSI-2 金属决策的插入损耗。评估金属决策特色时使用了单端 GSG 图案。如图 9 所示，在高频率下，LSI-1 金属决策的 S21 低于 LSI-2 金属决策。

为了考据 CoWoS-L 的可靠性，咱们联想了四种不同的菊花链类型：微凸块、TSV、TIV 和 C4 菊花链，以辩论结构的完整性，如图 10 所示。μ 凸块菊花链最多可结合 100 个 μ 凸块。TSV 菊花链结合了数百个 TSV，用于分析 LSI 互连。结合 50 多个 TIV 的 TIV 菊链联想用于考据从 C4 到插片正面 RDL 的垂直互连。C4 菊链位于芯片拐角处，用于评估 C4 结合质料，该处在可靠性过程中显透露较高的应力。

CoWoS-L 封装的电气测量驱散如图 11 所示。每个封装的偏差王人很小，这标明其具有出色的电气性能和好意思满的集成决策。

CoWoS-L 的元件级可靠性测试解任 JEDEC 程序。最初进行了湿度明锐级 (MSL4) 测试，然后在 -40 oC 至 125 oC 温度要求下进行了 1500 次热轮回测试 (TCG)，在 110 oC 温度要求下进行了 264 小时 85% 相对湿度的无偏高度加快应力测试 (u-HAST)，在 150 oC 温度要求下进行了 1500 小时高和缓储测试 (HTS)。

如图 12 所示，可靠性测试后电阻莫得较着变化。尽管中介层尺寸较大（约 2500 平方毫米），CoWoS-L 结构仍通过了 JEDEC 的扫数刚烈花样。由 LSI 芯片和模塑构成的创新插层结构削弱了算作应力缓冲器的基板和硅顶层芯片之间的 CTE 不匹配所产生的应力。

四、论断

本文顺利设备并演示了重组插层面积达 2500 mm2的CoWoS-L。CoWoS-L 算作 CoWoS 系列中的一员，为得志高端居品的合手续扩张要求提供了一种新颖的结构。集成 LSI-1 和 LSI-2 的特有结构为在一个封装中达成超卓的 SoC 到 SoC 以及 SoC 到 HBM 互联提供了联想无邪性。TIV 还为超高速数据传输带来了信号和电源完整性方面的上风，而无需缅想通过 TSV 形成的插入损耗。议论到 eDTC 的 “小芯片 ”上风，在调换颓势密度的晶圆制造工艺要求下，eDTC 的讹诈变得愈加高效。可靠性测试驱散标明，CoWoS-L 具有郑重性和可制造性。总之，CoWoS-L具有矫健的异构集成武艺，可得志 HPC 和 AI 限制日益增长的需求。

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半导体行业的现在与畴昔

半导体是刻下数字经济的基础，为塑造东说念主类历史轨迹的创新提供能源。以下本色重心先容了半导体行业的最新进展，以支合手恒久窜改咱们生存的深广应用。它潜入了解了合手续先进本领扩张的旅途、联想本领协同优化 (DTCO) 的进击作用，以及系统级集成若何将系统性能提高到新的高度。半导体的跨越将鼓动东说念主工智能 (AI)、高性能计较 (HPC)、无线结合和自动驾驶限制的很多新创新。

以下本色还提供了从低功耗和旯旮 AI 确立到基于云计较的本领趋势。通过讹诈半导体的新功能，这些创新将大大提高坐褥力、效劳、安全性以及可合手续性。半导体行业照实正在履历“黄金期间”，鼓动经济显耀增长，开释创新活力，为社会创造更好意思好的畴昔。

一、市集预期

在多年的 5G、AI 和 HPC 大趋势的撑合手下，半导体需求的经久增长轨迹依然苍劲，不受周期性和宏不雅经济挑战的影响。据预测，以下四个细分市集占这一近万亿好意思元业务的 95%：HPC 占需求的 40%，其次是智高东说念主机占 30%，汽车占 15%，物联网 (IoT) 占 10%。

关于 HPC 应用，AI 已速即成为畴昔的要津增长能源。生成式 AI 的前沿大型说话模子 (LLM) 的复杂性正在速即加多，其计较需求也呈指数级增长：不到 2 年内增长了 10，000 倍。检修和运行这些模子的能源需乞降碳脚迹变得相等显耀。显着，AI 在计较硬件能源效劳方面的跨越关于达成畴昔增长至关进击。

无线通讯在多个参数上不断发展。更快的速率和更大的带宽支合手对视频流、在线游戏和捏造试验 (VR) 等数据密集型应用日益增长的需求。先进的公约和程序提高了无线网罗的可靠性和笼罩范围。更低的延伸达成了及时通讯，举例自动驾驶汽车和长途医疗。以上扫数身分王人将鼓动高性能射频 (RF) 功能和低功耗计较需求。

四大趋势（互联、自动驾驶、分享与作事、电气化）正在鼓动汽车行业半导体的增长。数字化转型正在使汽车更智能、更安全、更环保。下一代中央计较和区域电气/电子架构也将在需要高性能计较 SoC、传感器、网罗和 RF 结合的软件界说汽车中证据进击作用。

关于物联网，需要为各式类型的结合确立提供愈加万般化的无线结合本领，涵盖短距离和长距离无线电，而低泄漏和开关功率对底层半导体本领提议了更严格的要求。

二、先进本领微缩

半导体工艺本领在曩昔几十年中履历了要紧变革，这一趋势将合手续到畴昔，如下图所示。光刻本领从单图案浸没式发展到双图案化，再到具有自瞄准特征的双图案化，以便打印越来越小的临界尺寸 (CD)。现在光刻本领还是参预 EUV 期间，间距不断缩小。到了 16nm 节点，器件架构从平面搬动到的 FinFET，大大改善了晶体管的静电性能。

今天，该行业通过过渡到纳米片器件不断缩小晶体管尺寸。光刻本领和器件架构、新材料、集成决策和新功能的跨越将不断鼓动每一代本领畴昔居品在功率、性能和面积 (PPA) 方面的缩小。

瞻望畴昔，垂直堆叠 nFET 和 pFET 以创建所谓的 CFET 不错带来显着的密度缩放上风。除了 CFET 除外，低维沟说念材料不错进一步增强尺寸和能效缩放（上图）。

除了工艺创新除外，DTCO 已成为通过定制本领界说来搞定特假寓品联想优化问题来提真金不怕火最大值的要津。如下图所示，使用鳍片减少来镌汰程序逻辑单位高度是提高居品 PPA 的灵验措施 。

在鳍片减少达到每个程序单位 2 个鳍片后，又迈出了一步，通过交汇 2 个鳍片和 1 个鳍片程序单位来创建搀杂架构，以鼓动 PPA 优化。这些本领有助于缩放程序单位的垂直尺寸。为了缩小水平尺寸，除了减少斗殴多晶硅间距 (CPP：contact poly pitch) 外，程序单位之间的空缺区域也一直是祥和的重心，从双扩散断层（double diffusion break）转机为连气儿扩散（continuous diffusion），再转机为单扩散断层（single diffusion break。有源区上的栅极斗殴是另一种灵验减少复杂程序单位水平尺寸的措施，因为它允许更无邪的栅极拾取位置和信号结合。

片上静态就地存取存储器 (SRAM) 缓存一直是支合手搬动、CPU、GPU、AI 和 HPC 中不断增长的计较性能的要津。曩昔二十年来，CMOS 的扩张已将 SRAM 位单位面积缩小了近 100 倍，从 130nm 节点缩小到 3nm 节点，如上图所示。

DTCO 在提高 3nm SRAM 性能方面证据了要津作用。举例，负位线 (NBL：negative bit-line) 写入提拔本领应用于将 HD SRAM 的 SRAM Vmin 镌汰 300mV 以上（如上图所示）。为杰出志畴昔计较使命负载中日益增长的内存性能需求，SRAM 联想和缓存内存架构的系统本领协同优化 (STCO) 已变得至关进击。3D 芯片堆叠本领将缓存附加在高性能处理器之上，可显耀提高带宽和功耗，并已应用于 HPC 居品。

跟着上述本领的不断跨越，曩昔十年来，PPA 的改善取得了长足跨越。以功耗效劳为经营，以 28nm 平面本领为参考，从 16nm 到最新的 3nm 一代 FinFET 本领已达成了 10 倍以上的校正，如上图左图所示。如若包括密度上风，那么从 28nm 到 3nm 的本领跨越在短短十年内就带来了 Perf/Watt/mm2 80 倍以上的校正，如上图有图所示。这使得居品创新在 AI/HPC、搬动、物联网和汽车应用限制愉快发展。

三、用在HPC和AI上的本领

除了上一节打算的工艺创新除外，还有特定限制的工艺优化不错进一步改善 HPC 计较平台。举例，关于 CPU，超速（overdrive）或加多 VDD一直是提高性能的灵验本领。然而，为了达成个位数百分比的频率校正，功耗会显耀加多。通过优化晶体管联想，使其电压高于基准本领的标称要求，HPC 优化的 N4X 工艺在超速时发扬出显耀的速率提高，而泄漏加多相等有限。

除了芯片级的先进工艺本领设备除外，先进的封装和集成关于达成系统级性能也变得越来越进击。上图证明了 HPC 系统优化的最进击元素的总体视图。这些包括用于集成更多计较资源的先进封装本领、用于搞定内存带宽问题的内存和逻辑集成、超越片上电容器的功率传输优化，以及使用硅光子学和共封装光学器件 (CPO) 搞定 I/O 瓶颈。

多年来，还是设备了各式先进的封装和芯片级集成搞定决策，包括 CoWoS、InFO和 SoIC 。这些集成决策不错在封装系统中集成超过 5000 亿个晶体管。3D SoIC 和 CoWoS本领使 通常AMD 先进 AI 加快器居品 MI300X 成为可能，该居品领有 1530 亿个晶体管（如下图）。

为了达成畴昔的系统扩张和性能，提高 3D 芯片间互连密度至关进击 ]。在曩昔的几十年中，封装内芯片间的互连密度发展速即。包括 SoIC、InFO 和 CoWoS在内的先进硅堆叠和封装本领不断积极缩小芯片间互连间距，有可能将 3D 互连密度再提高六个数目级。这些先进的集顺利能可提高数据传输速率、减少延伸、优化功耗并提高计较系统的举座性能（图下所示）。

高效的电力运输是达成高性能应用的另一个要津身分。电力运输本领还是得到设备，以达成芯片和封装内的灵验分派。SHDMiM（super high-density metal-insulator-metal：超高密度金属-绝缘体-金属）电容器不错集成在芯片上或镶嵌 CoWoS 中介层内，以改善封装内的电力运输。其他本领，举例更大（2，500mm2 中介层尺寸）CoWoS 模块中的镶嵌式深沟槽电容器 (eDTC：embedded deep trench capacitor) 、有源逻辑层上的电容器以及集成稳压器，可改善电力运输并镌汰噪声，从而提高下一代系统或模块的性能。

临了，很多 HPC 使命负载不错受到 I/O 礼貌。对 HPC 和数据密集型应用的需求合手续增长。高速 SerDes 联想关于高效传输普遍数据至关进击。数据中心应用的高速信号传输将需要高于 224Gbits/s 的数据速率。然而，以这种速率达成高速链路靠近两个主要挑战：功率效劳和信号完整性，尤其是在处理高达 35-40dB 的插入损耗时。为了保合手功率效劳高于 5pJ/bit，平衡需要复杂的电路。CPO 有望提供超过 224Gb/s 的更高带宽密度和能效。借助 CPO，光子学不错集成到计较 SoC 隔邻，提供与电气 I/O 特地的能效，但笼罩范围更长。CPO 有望带来超过 170 倍的速率，但仅耗尽 20% 的铜线互连功率（如下图所示）。

此外，光通说念比电通说念更具可扩张性，因为数据不错在多波长或多模光纤中传输，然后复用到信号光纤中。

四、用在搬动上的本领

自 20 世纪 80 年代无线立异以来，参预第五个十年，无线结合已成为搬动确立和大多数物联网确立的程序功能。字据想科的分析 ，2022 年 71% 的旯旮 IP 流量来自无线结合，这一比例将不断增长。由于电板容量有限，能源效劳仍然是搬动应用措施本领优化的首要要求，以延长电板寿命，这是用户体验的要津身分。

集成应用处理器 (AP) 和蜂窝调制解调器的搬动 SoC 不断发展。诚然达成更快的邻接速率、更低的延伸和更好的能源效劳仍然至关进击，但旯旮 AI 本领在 AI 提拔 5G 和潜在的 AI 原生 6G 中的兴起，引发了专用 AI 加快器或神经处理单位 (NPU) 在搬动 SoC 中的集成，以通过面部识别、像片增强、说话处理和及时场景分析等功能将用户体验提高到一个新的水平。扫数新的和不断增长的计较需求不断鼓动居品本领向更先进的工艺节点搬动。

频年来，搬动 RF TRX 芯片架构正在履历一场变革。为了恰当全球日益增多的 5G-NR 频段、更宽的带宽和相应的复杂载波团聚组合，最新的 TRX 芯片集成了 3 个辐射器和 20 个继承器。由于 RF TRX 和搬动 SoC 之间的接口端口加多，搬动 RF TRX 中的缓冲器/驱动器功耗显耀加多，鼓动了搬动架构的创新。如下图所示，位于 4G 搬动 SoC 中的数据调遣器被移至 5G-NR RF TRX，并添加了支合手快速数据速率的 Serdes PHY，以整合和简化数字结合接口。这种架构变化导致搬动 RF TRX 的数字本色显耀增长，从而鼓动搬动 RF TRX 从 28nm 本领搬动到 12nm FinFET，以便为功耗明锐的 5G 确立带来数字 PPA 缩放效益。

迈向下一代，6G 有望在更深广的使用要求下以更好的能效、更快、更雄厚的数据速率进一步扩张应用。关于 6G TRX 来说，TRX 芯单方面积和功耗的增长趋势将不断，更多的 TRX 通说念不错笼罩越来越多的频段，尤其是在 FR3（7-24GHz）中，何况有更多的数字本色不错实行即时结恰当度（举例，复杂的载波团聚以提高数据速率，空洞的占空比以镌汰功耗）。6G TRX 进一步向先进的 RF 本领（举例 6nm RF 本领）搬动，具有超卓的 RF 和模拟确立性能以及出色的数字 PPA 扩张，将成为市集蛊惑者在行将到来的转型中收拢商机的进击一步。

五、汽车和 MCU

汽车正在履历一些根人性的转机，这些转机是由很多底层半导体本领鼓动的，包括矫健的处理器、更先进的微适度器 (MCU) 和一类新的功率器件。

跟着系统要求简略单的 MCU 发展到汽车里面复杂的 SoC，汽车处理器已成为一种特有的 IC 类别。此类 SoC 用于信息文娱、高档驾驶提拔系统 (ADAS) 和 Al 使命负载密集型自动驾驶 (AD) 系统。这些 SoC 需要更矫健的 CPU、GPU 和 NPU，同期得志严格的功耗要求以礼貌冷却并延长电动汽车的行驶里程。

同期，任务竖立文献要求这些 SoC 在更高的温度下运行更长的时候，何况质料水平达到“零颓势”。因此，汽车级可靠性的高效计较是汽车处理器的首要特征。因此，它们需要有意定制的工艺本领来得志汽车应用的性能、功率和可靠性要求。汽车级先进逻辑本领已在 16nm、7nm 和 5nm 上得到设备，得志汽车 1 级可靠性和汽车每百万分之低颓势率 (DPPM) 的要求。跟着越来越多的居品需要更高的性能和更节能的计较，3nm 先进节点的继承正在加快。新的 eNVM 将有助于加快本领扩张，以得志畴昔汽车的新架构要求。

六、传感器和清楚器本领

图像传感器和清楚器从根柢上窜改了东说念主们交流和分享信息的样式。数码相机与智高东说念主机的集成透顶窜改了咱们纪录生存的样式。东说念主们现在不错捕捉生存中的珍稀时刻独立即与亲东说念主分享。每年王人稀有十亿个图像传感器被制造出来，这些传感器拍摄了数万亿张像片。2022 年全拍子摄的像片约为 1.5 万亿张（下图）。

使这成为可能的是传感本领的跨越，从单个背照式传感器到多晶圆堆叠背照式传感器（如下图）。

通过将光电二极管 (PD) 和像素晶体管分离在不同的硅层或晶圆上，联想东说念主员有更多的空间来优化像生性能，同期像素尺寸进一步缩小。2 层像素结构通过在有限的像素尺寸内拜访更多的硅面积来加多满阱容量 (FWC) 并镌汰读出噪声 (RN)（如下图）。

此外，3 晶圆堆叠后面照明结构显耀改善了电压域全局快门 (VDGS) 传感器的占用空间，更好地集成了像素、存储、读出和处理电路（如下图）。这种小尺寸 CMOS 图像传感器 (CIS) 关于增强试验 (AR)/VR 应用至关进击 。

AR/VR 旨在提供将胸比肚的体验。它们需要近眼清楚本领，分辨率远高于每英寸几千像素。μDisplay on-Silicon 本领可提供高达 10 倍的像素密度，以达成近眼清楚所需的高分辨率。清楚本领和硅正在会通以恰当畴昔的应用。为了达成超低功耗需乞降更小的像素尺寸，驱动器或高压 (HV) 本领现在正在缩小到更先进的节点，以得志这类新应用的需求。

七、转头

咱们正处于半导体创新的下一个黄金期间的驱动。从经济学角度来看，半导体本领对各个行业王人有乘数效应，扩大了价值链，鼓动了全国经济的合手续增长。预计到 2030 年，代工总收入将达到 2500 亿好意思元傍边，鼓动接近 1 万亿好意思元的半导体市集，并支合手 3 万亿好意思元的电子市集和 12 万亿好意思元的信息本领产业 。半导体行业将通过创新的 IC 联想鼓动数字化转型，这些联想开释出惊东说念主的功能，并以更快、更节能、更经济的样式增强矫健的计较武艺。半导体的创新和不断跨越关于搞定咱们的挑战、丰富咱们的生存和创造畴昔更好意思好的全国至关进击。

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